Basic UVM Testbench ( 회로 설계 검증 )
MetaEncore
본 강좌를 통하여 UVM Class library에 대하여 이해하고, UVM 을 사용한 Testbench 설계 기법을 익히게 됩니다.
Basic
Verilog HDL, system-verilog, uvm
합성 (Synthesis)
합성이란?
Verilog와 같은 HDL로 작성된 Register Transfer Level의 Design을 Gate Level로 변환
변환 과정에서 Synopsys Design Constraint라는 제약사항에 맞추어 Design을 최적화
최종적으로 Foundry에서 제공되는 Standard cell로 Mapping
디지털 회로설계 구현의 시작, 합성을 배우다.
디지털 회로설계 구현 단계의 시작, 제대로 이해해야 칩이 완성됩니다.
합성은 추상적인 단계와 물리적인 단계를 연결하는 첫 관문입니다.
결국 합성을 이해하는 것은 전체적인 회로설계 과정을 이해하는 것입니다.
현업에서는 합성 및 타이밍 검증 경험이 있는 신입사원을 선호합니다.
그러나 관련 툴은 비싸고 접근성이 낮아 학교나 독학으로는 공부하기 힘든 영역입니다.
이 강의에서는 현업에서 사용하는 Design Compiler 기반의 합성 과정을 단계별로 경험할 수 있고,
합성 뿐만 아니라 회로구현 직무에서 사용하는 많은 개념들을 설명합니다.
합성 강의에서 다루는 것
섹션1. 합성에 필요한 Digital Logic Circuit 기초 내용
Digital System
Timing 개념
섹션2. Digital Chip Design Flow에 대한 구체적인 이해
SoC / ASIC
Physical Implementation (Front-End) / Physical Design (Back-End) Flow
섹션3. 실무에서 가장 많이 사용되는 합성 tool인 Synopsys Design Compiler를 이용한 합성 이해
Design Setup
Synopsys Design Constraints (SDC)
Synthesis Techniques
Timing Analysis
합성 강의를 통해 얻는 것
합성을 위해 필요한 준비 과정
Design 최적화를 위한 SDC command 이해
Timing 개념 및 분석
Compile 과정에서의 여러가지 Technique
실무에서 사용하는 용어들에 대한 이해
준비사항
Digital Design을 "실체"가 있는 Gate로 Mapping 하는 과정이기 때문에 아래의 선수 지식 필요
디지털 논리 회로
CMOS 동작 원리
Verilog 언어에 대한 기초 지식
Linux 환경
강의 내용을 위한 필수 사항은 아니지만, 실무에서는 모두 Linux 환경을 사용합니다.
EDA tool과 소통하기 위한 TCL
마찬가지로 필수 사항은 아니지만, 틈틈이 공부하는 것이 좋습니다.
강의와 관련된 공부 내용 참고 사이트
PI / PD 분야에서 가장 많이 사용하는 Script 언어인 TCL
실습 챌린지 강의 진행 중
강의 수강 후 실습을 진행해보고 싶다면?
인프런 챌린지 강의 [2주 합성 실습 챌린지] 운영 중(매 기수 선착순 5명)
3기 모집 진행: https://inf.run/ePpjr
Synopsys사의 Design Compiler를 사용해 볼 수 있는 아주 좋은 기회입니다.
반도체 설계 분야 강의에 이렇게 자세하고 깔끔하게 설명해주는 강의가 있었는지 싶네요.. 너무 좋은 영상 감사합니다. 실제 디자인하우스에서 진행되는 flow를.. 무엇보다 한국어로 이렇게 친절하게 설명해주시는 영상.. 너무 귀하고 반가웠습니다. 차분하게 설명해주시고 귀에도 쏙쏙 들어와서 다른 분들에게도 추천할 것 같아요 반도체 설계 쪽을 처음 입문하시는 분들에게 딱 맞는 강의일 것 같습니다. 좋은 품질의 강의 다시 한번 감사드립니다! 또 다른 강의가 올라오는지 기다리게 될 것 같아요~
반도체 설계 쪽은 늘 어렵고 멀게만 느껴졌는데, 이 강의 들으면서 생각이 완전히 달라졌습니다. 처음엔 용어도 낯설고 흐름도 잘 안 잡혔는데, 강사님이 하나하나 쉽게 풀어주시니까 자연스럽게 이해가 되더라고요.. 덕분에 이 분야에 대한 흥미도 생기고, 더 공부해보고 싶다는 생각이 들었어요. 어렵다고만 생각했던 내용을 이렇게 흥미롭게 알려주셔서 정말 감사했습니다!!
SoC Physical Design Engineer입니다. ASIC 업계에 종사하고 있으며, Front End Engineer와 함께 협업을 통해 Tapeout하는 동안 Front End의 업무를 이해하고자 수강하게 되었습니다. 나아가, RTL Design에 대한 지식도 습득하게 되어 좋은 것 같습니다. 시간이 여유로울 때 듣다보니 힐링되는 것 같았습니다. 설명을 차분하게 잘 해주시고, 놓치고 있던 Point를 다시 머리에 새기게 되었습니다. Tape-Out Flow에 있어 궁금한 사항도 있었고, 새로 알게된 사항이 있어 좋았습니다. 앞으로 업무 수행에 있어, 좋은 참고가 될 것 같습니다. 감사합니다.
이번 강의를 통해 디지털 논리 회로부터 합성 과정까지 체계적으로 이해할 수 있어 많은 도움이 되었습니다. 각 섹션이 단계별로 구성되어 있어 초보자도 흐름을 따라가기 쉽고, 실무에서 자주 접하는 개념들을 명확하게 설명해 주셔서 이해가 잘 되었습니다. 특히 Timing 분석과 합성 과정 설명이 실제 업무에 바로 적용할 수 있을 정도로 유익했습니다. 예제와 설명의 균형이 잘 맞아 복잡한 내용도 부담 없이 학습할 수 있었습니다. 잘들었습니다.
